解析VCD（值更改转储）文件的模块
Verilog_VCD的Python项目详细描述
verilog是一种用于数字逻辑建模的硬件描述语言（hdl）。在模拟逻辑电路时，信号的值可以写入值改变转储（VCD）文件。此模块可用于解析VCD文件，以便对仿真数据进行进一步分析。整个vcd文件可以存储在python数据结构中，并使用标准的散列和数组操作进行操作。
模块文件中的更多详细信息：verilog vcd.py。
最初由gene sullivan（gsullivan@cpan.org）用perl编写。 由sameer gauria（sgauria+python@gmail.com）翻译成python。 斯科特钦，西尔文吉利，博格丹塔巴卡鲁，安德鲁贝克尔提交的补丁，马修克拉普的一个实质性的性能改进。
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