python中的系统设计
sydp的Python项目详细描述
sydpy（system design in python）旨在成为systemverilog和 SystemC通过提供必要的工具来覆盖 从系统架构设计到hdl合成的hdl设计。
sydpy包含一个基于事件的模拟器和各种用于描述和模拟系统的类，所有这些都是用python编写的。 这允许使用额外的用户类或现有的Python库
方便地扩展SyDPy。sydpy的编写考虑了设计重用和设计过程的可重用性。智能通道支持 在不同抽象级别（时间和功能）上编写的模块架构，不需要显式的 接口转换器的设计。具有更高抽象级别的模块可以作为较低抽象级别的模型检查程序 水平模块。
Sydpy功能：
- RTL and TLM cosimulation
- Smart channels for information exchange between various interfaces
- Global simulator configuration for test setup
- Basic randomization, sequencing and scoreboarding supported
- Automatic model checking between different module architectures
- Extendible simulator kernel
即将上市：
- Verilog cosimulation using Verilator
- Python to Verilog conversion
- Constrained-random verification using SystemC Verification library
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安装
使用pip安装sydpy:
pip install sydpy
使用“简易安装”安装Sydpy：
easy_install sydpy
从源安装Sydpy:
python setup.py install
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