sphinxcontrib-hdl-diagrams 0.0.post131

必需

• ^{tt2}$

默认情况下，verilog-diagram使用PyPI中提供的yowasp-yosys包。 它可以通过运行pip install -r requirements.txt来安装。 但是，您也可以使用安装在系统上的Yosys， 或者使用verilog_diagram_yosys变量指向特定的Yosys二进制文件 在Sphinxconf.py文件中：

要使用系统中可用的Yosys，请使用以下设置：

verilog_diagram_yosys = "system"

如果要指向特定的Yosys二进制文件，请提供程序的路径：

verilog_diagram_yosys = "<path-to-Yosys>"

可选

• ^{tt8}$

选项

:type:-HDL图类型

• yosys-blackbox-由Yosys呈现的Netlist。在
• yosys-aig-Verilog文件在Yosys中直接生成图像之前运行aigmap。在
• netlistsvg-使用netlistsvg呈现输出

:module:-要绘制哪个模块的图表。在

:flatten:-在生成图像之前使用Yosysflatten命令。在

示例

这是一个4位进位链的示意图。在

示例

下面是literalinclude和no-license指令之间的比较。在

..literalinclude:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

/*
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 * You may obtain a copy of the License at
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 *     https://www.apache.org/licenses/LICENSE-2.0
 *
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 * distributed under the License is distributed on an "AS IS" BASIS,
 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
 * See the License for the specific language governing permissions and
 * limitations under the License.
 *
 * SPDX-License-Identifier: Apache-2.0
 */// Single flip-flip test.
moduletop(inputclk,inputdi,outputdo);always@(posedgeclk)do<=di;endmodule// top

..no-license:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

// Single flip-flip test.
moduletop(inputclk,inputdi,outputdo);always@(posedgeclk)do<=di;endmodule// top