基于pyverilog的验证/设计工具
pyverilog_toolbox的Python项目详细描述
<；p>；[！[生成状态]（https://travis-ci.org/fukatani/pyverilog_toolbox.svg？https://travis-ci.org/fukatani/pyverilog_toolbox.svg？branch=master<；/a>；）]（https://travis ci.org/fukatani/pyverilog\u toolbox<；/a>；）<；/p>； <；h1 id=“Introduction”>；简介<；/h1>； &Pyverilog_工具箱是基于Pyverilog的验证/设计工具，包括代码克隆查找器、度量计算器等。Pyverilog_工具箱正在验证您的数字电路设计。感谢pyverilog开发者shtaxxx。<；/p>； <；h1 id=“软件要求”>；软件要求<；h1>； <；ul>； <；li>；Python（2.7或3.4）<；li>； <；/ul>； <；p>；*pyverilog（您可以从<；a href=“https://github.com/shtaxxx/Pyverilog”class=“uri”>；https://github.com/shtaxxx/pyverilog<；/a>；）下载pyverilog需要iCarus verilog<；/p>； <；h1 id=“安装”>；安装<；/h1>； <；p>；（如果要在Windows中使用独立的图形用户界面版本，[单击此处获取详细信息]（<；a href=“https://github.com/fukatani/Pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/gui.md”class=“uri”>；https://github.com/fukatani/pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/gui.md<；/a>；）<；/p>； <；p>；如果要将pyverilog用作常规库，可以使用setup.py在环境中安装。<；/p>； <；p>；<；code>；`python setup.py install<；/code>；`<；/p>； <；p>；或者您可以使用pip<；code>；`pip install pyverilog_toolbox<；code>；`<；/p>； <；h1 id=“features”>；功能<；/h1>； <；p>；codeconlone_finder codeconlone_finder可以找到一对始终保持相同值的寄存器克隆。也可以找到一对反转寄存器，它们始终保持不同的值。<；/p>； <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/codeclone.md<；a>；"；codeclone_finder&；quot；）<；p>； <；p>；Combloop_Finder<；p>； <；p>；组合逻辑循环是一个棘手的问题，但您可以通过组合循环查找器轻松找到它。<；/p>； <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/combloop.md<；/a>；"；combloop_finder"；）<；/p>； <；p>；未引用的查找程序 <；p>；未引用的查找程序可以查找未被任何信号引用的信号。也可以找到浮动节点。通过使用此选项，您可以删除不必要的代码。<；/p>； <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog戋toolbox/blob/master/pyverilog戋toolbox/docs/unreferenced.md<；/a>；"；unreferenced戋finder"；）<；/p>； <；p>；度量计算器 <；p>；metrics_analyzer是verilog hdl的度量工具。您可以可视化模块/注册/功能/的完整性。 <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/metrics.md<；/a>；"；metrics_analyzer&；quot；）<；/p>； <；p>；注册表分析器 <；p>；regmap_analyzer可以从rtl分析寄存器映射结构。<；p>； <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog_toolbox/blob/master/pyverilog_toolbox/docs/regmap.md<；/a>；"；regmap_analyzer&；quot；）<；/p>； <；p>；碳纳米管分析仪<；p>； <；P>；CNT U Analyzer分析计数器属性（向上或向下、最大值、重置值和计数器相关性）。以及提取依赖于计数器值的事件。此功能可帮助您查找redundunt计数器、死锁循环和其他计数器问题。<；/p>； <；p>；[单击此处获取详细信息]（https://github.com/fukatani/pyverilog戋toolbox/blob/master/pyverilog戋toolbox/docs/cnt戋analyzer.md<；/a>；"；cnt戋analyzer"；）<；/p>； <；h1 id=“许可证“>；许可证<；/h1>； <；p>；apache许可证2.0（http://www.apache.org/licenses/license-2.0<；/a>；）<；/p>； <；h1 id=“copyright”>；版权<；/h1>； <；P>；版权所有（C）2015，Ryosuke Fukatani<；/P>； <；h1 id=“相关项目和网站”>；相关项目和网站 <；p>；pyverilog<；a href=“https://github.com/shtaxxx/Pyverilog”class=“uri”>；https://github.com/shtaxxx/pyverilog<；/a>；<；/p>； <；p>；博客条目（日语）<；a href=“http://segafreder.hatenablog.com/entry/2015/05/23/161000”class=“uri”>；http://segafreder.hatenablog.com/entry/2015/05/23/161000<；/a>；<；/p>；
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