Verilog Modu中的信号连接解析器

2024-03-29 05:58:17 发布

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我试图在一个模块文件中形成一个信号连接解析器。它可以读取(一个或多个)Verilog文件并执行以下操作-

  • 了解一个模块并在该模块中找到不同的源和目标。 Verilog文件中的不同信号源和目的(摘自宋建国等人的一篇非常好的论文)
    - Combo block
    - Flop block
    - condition blocks
    - blocking statement (ass--ign statement/ wi--re declaration )
    - non-blocking .
    - instantiation  of another file.
  • 创建一个类似于哈希/字典的数据结构,每个信号(文件中的reg或wire)作为一级键。你知道吗
  • 然后为每个信号创建源和目标键,作为模块端口或上述一个内部源/目标。你知道吗
  • 当然,一个信号向量可以有多个合法源(给定的部分向量来自到达源)和多个目的地。可适当维护。你知道吗

现在是问题-

我一直在寻找一个合适的先兆工作,我们可以开始这项工作。我已经通过BisonParser并试图理解ANTLR语法等,下面提到了前面的一些工作

还有其他一些。你知道吗

这些都是很好的包,提取了很多关于文件的信息,有时还会生成一个跨文件的连接报告。虽然还在挖掘,但我还没有看到文件中的部分。你知道吗

如果有人知道一个更合适的先前工作,你能指出它吗。我们想从这个基础开始我们的工作,否则我们将不得不自己开始(可能从上述工作之一开始)

感谢您的帮助。你知道吗

谢谢。你知道吗


Tags: 模块文件orggithubparser解析器目标信号